Hynixは、主要な学術誌にCPOのロードマップを発表した。そこには、「コンピューティング能力間の光の利用」だけでなく、メモリインターフェースへの光の応用も含まれている。

SKハイニックスは、バージニア大学をはじめとする複数の研究機関と共同で、CPO（Computational Processing Point：計算処理ポイント）技術のロードマップに関する論文を『Nature Electronics』誌に発表した。同論文では、計算能力が2年ごとに3倍に向上する一方で、相互接続帯域幅は1.4倍にしか増加せず、「帯域幅の壁」がAI拡張における主要なボトルネックとなっていることを指摘している。CPO技術は重要なブレークスルーとして挙げられており、さらにCPOをメモリインターフェースに拡張することで、複数のAIアクセラレータが同じメモリプールを共有し、メモリ利用効率を向上させるというビジョンも示されている。

8月20日、SKハイニックス、バージニア大学、その他の研究機関の研究者らが、一流科学誌『 Nature Electronics 』に共同論文を発表し、高性能コンピューティングおよびAIにおけるコパッケージドオプティクス（CPO）技術の開発ロードマップを体系的に概説した。SKハイニックスがAIインターコネクトアーキテクチャの技術設計図をこのような権威ある学術誌で公表するのは今回が初めてとなる。

本論文では、HBMによってチップ内のメモリボトルネックは解消されたものの、AIクラスタが数千個のGPUにまで拡張されるにつれて、ラック間のデータ転送が新たな制約、すなわち「帯域幅の壁」となっていると論じている。CPOは、このボトルネックを克服するための重要な手段として位置づけられている。

本論文の長期的なビジョンは、光インターコネクトをメモリインターフェースにまで拡張することである。既存のソリューションは主にプロセッサとラック間のデータ伝送を対象としている。しかし、提案する「光中心」アーキテクチャは、フォトニックインターポーザを介してプロセッサリソースプール（XPUプール）とメモリリソースプールを直接接続する。これにより、複数のAIアクセラレータが大量のメモリを共有できるようになり、現在のパッケージングの物理的制約による制限を克服できる。

本論文の責任著者は、SKハイニックスのAIインフラチーム責任者であるホン・スンフン氏と、バージニア大学電気・コンピュータ工学科のイ・キュサン教授です。参加機関には、イリノイ大学アーバナ・シャンペーン校（UIUC）、南洋理工大学（NTU）、マサチューセッツ工科大学（MIT）、延世大学が含まれます。

今朝、SKハイニックスはCPO証券と自社株買い計画の発表を受けて株価が11%以上急騰した。国内のCPO関連銘柄も値動きが激しく、台成光電は12%以上上昇、中京電子はストップ高となり、天準科技、石佳光電、デケル、連泰科技はいずれも6%以上上昇した。

帯域幅の壁：計算能力が高ければ高いほど、ボトルネックはより顕著になる。

AIモデルのトレーニングは、もはや単一のチップやサーバーに限定されず、ラックやポッドで構成される大規模ネットワーク上で実行される。このアーキテクチャでは、システム全体のパフォーマンスは、プロセッサとメモリ間の接続効率だけでなく、ラック間のデータ転送速度にも大きく左右される。

データによると、コンピューティング能力は約2年ごとに約3倍に増加する一方、相互接続帯域幅は同じ期間に約1.4倍にしか増加しない。

このギャップこそが「帯域幅の壁」の原因である。従来の銅線による電気相互接続は短距離においては依然としてコスト面で優位性があるが、伝送速度と距離が増加するにつれて信号損失と消費電力が急激に増加し、ますます複雑な補償回路が必要となる。また、遅延も増加する。

Kyusang Lee氏は論文の中で、「たとえコンピューティングチップの性能が向上しても、チップ間のデータ伝送速度が追いつかなければ、システム全体のパフォーマンスは向上しない。物理的な限界を持つ銅配線を光配線に置き換えることが、将来のスケーラビリティを実現するための最も有望な道である」と直接指摘している。

CPO：光エンジンをプロセッサパッケージに組み込む

CPOの核心的なアイデアは、光トランシーバー（TRx）をプロセッサと同じパッケージに統合することで、チップ間で長距離の電気信号ではなく光信号を使ってデータを交換できるようにすることです。

スンフン・ホン氏は次のように説明した。「CPOはAIシステムにおけるデータフローの方法を根本的に変革し、コンピューティング能力の拡張における最大の障害の一つを取り除く。」

具体的には、CPOは高速電気信号の伝送距離を可能な限り最短に圧縮し、残りの経路を光リンクに置き換えます。これにより、パッケージ内部の電気相互接続の効率を維持しつつ、光の低損失特性を活用してチップ、ラック、クラスター間での高速伝送を実現し、さらに電磁干渉に対する耐性も向上させます。

この論文では、次世代AIインフラストラクチャの明確な技術仕様が示されている。具体的には、ノードあたり100Tb/sを超える帯域幅、1ビットあたり1pJ未満のエネルギー消費量、および10ナノ秒未満のチップ間遅延である。

本論文では、CPOが2Dおよび2.5Dの中間層構成から3Dの異種積層へと進化してきた経緯を概説し、商用展開に向けて克服すべき主要な技術的課題を列挙している。

より長期的な目標：光をメモリインターフェースに拡張すること

本論文は、光インターコネクトをメモリインターフェースにまで拡張するという長期的なビジョンを提案しており、これは現在のCPOに関する議論よりも一歩進んだアーキテクチャのアイデアである。

既存のソリューションでは、光インターコネクトは主にプロセッサ間およびラック間のデータ伝送を担っています。しかし、提案する「光中心」アーキテクチャでは、フォトニックインターポーザを介してプロセッサリソースプール（XPUプール）とメモリリソースプールを直接接続します。

このアーキテクチャの実用的な意義は、複数のAIアクセラレータがそれぞれ独立したメモリを持つのではなく、大きなメモリプールを共有できる点にある。これにより、メモリ利用効率が向上するだけでなく、モデル規模の拡大に伴い、AIインフラストラクチャの拡張性もより柔軟になる。

李奎祥氏は、「光インターコネクトをメモリインターフェースに拡張することで、コンピューティングチップを取り巻く物理的な制約を打破し、メモリ容量や電気接続数の制約を取り除くことができる」と述べた。

ホン氏はさらに、「最大の利点は、データ移動の効率性を向上させることで、AIシステムがより柔軟に拡張できるようになることです。これは最終的に、顧客がAIインフラストラクチャをより効率的に運用するための基盤となります」と述べた。

HBMベンダーからシステムアーキテクチャ参加者まで

HBMは、近年SKハイニックスの主要な競争優位性となっているAIアクセラレータパッケージにおけるメモリ帯域幅の問題を解決しました。CPOロードマップの発表は、同社が技術戦略を単一コンポーネントからシステムレベルのアーキテクチャへと拡大していることを示しています。

インタビューの中で、ホン氏はこうした変化を明確に述べている。 「メモリ企業は、単一の部品を提供する企業から、CPOなどの技術を通じて顧客のシステム全体の競争力強化を支援するパートナーへと進化している。」

李奎祥氏はまた、このプロセスにおいて産学連携が不可欠であると指摘した。「学術界は性能の限界を押し上げることに長けている一方、産業界は製造歩留まり、コスト、放熱、サプライチェーンなど、大規模展開における実際的な要件を理解している。この二つの視点を組み合わせることが、実現可能なロードマップを策定する上で不可欠である。」

彼はまた、商業化には依然として大きな課題が残っていることを認め、「低消費電力フォトニックデバイスの統合から、一貫性プロトコルの開発、システム信頼性の向上に至るまで、課題は依然として大きい。鍵となるのは、メモリデバイスをコントローラ、フォトニックコンポーネント、パッケージングと統合システムとして共同設計することだ」と述べた。

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