Hynix a publié sa feuille de route CPO dans une revue de référence : non seulement « utiliser la lumière entre les niveaux de puissance de calcul », mais aussi étendre la lumière aux interfaces mémoire.

SK Hynix, en collaboration avec l'Université de Virginie et d'autres institutions, a publié dans *Nature Electronics* un article de synthèse sur la technologie CPO (Computational Processing Point). Cet article souligne que, malgré un triplement de la puissance de calcul tous les deux ans, la bande passante des interconnexions n'augmente que de 1,4 fois, faisant de cette limitation un goulot d'étranglement majeur pour le développement de l'IA. La technologie CPO est présentée comme une avancée clé, avec pour objectif d'étendre son utilisation aux interfaces mémoire, permettant ainsi à plusieurs accélérateurs d'IA de partager le même pool de mémoire et d'améliorer l'efficacité de son utilisation.

Le 20 août, des chercheurs de SK Hynix, de l'Université de Virginie et d'autres institutions ont publié conjointement un article dans la prestigieuse revue scientifique * Nature Electronics *, présentant de manière systématique la feuille de route du développement de la technologie d'optique co-intégrée (CPO) pour le calcul haute performance et l'intelligence artificielle. C'est la première fois que SK Hynix dévoile publiquement le schéma technique de son architecture d'interconnexion pour l'IA dans une revue aussi prestigieuse.

L'article soutient que si la mémoire HBM a résolu le problème de la limitation de la mémoire au sein des puces, le transfert de données entre les racks d'IA, à mesure que ces derniers s'étendent à des milliers de GPU, est devenu une nouvelle contrainte : le « mur de la bande passante ». L'architecture CPO est présentée comme une solution clé pour surmonter ce problème.

L'objectif à long terme de cet article est d'étendre les interconnexions optiques aux interfaces mémoire. Les solutions existantes concernent principalement la transmission de données entre les processeurs et les racks. L'architecture proposée, centrée sur l'optique, connecte quant à elle directement le pool de ressources processeur (pool XPU) au pool de ressources mémoire via un interposeur photonique. Ceci permet à plusieurs accélérateurs d'IA de partager une grande quantité de mémoire, s'affranchissant ainsi des limitations physiques des boîtiers actuels.

Les auteurs principaux de l'article sont Seunghoon Hong, responsable de l'équipe d'infrastructure d'IA chez SK Hynix, et Kyusang Lee, professeur au département de génie électrique et informatique de l'Université de Virginie. Parmi les autres institutions participantes figurent l'Université de l'Illinois à Urbana-Champaign (UIUC), l'Université technologique de Nanyang (NTU), le Massachusetts Institute of Technology (MIT) et l'Université Yonsei.

Ce matin, l'action SK Hynix a bondi de plus de 11 % suite à l'annonce de son programme de rachat d'actions et de publication de documents sur l'huile de palme brute. Les valeurs technologiques chinoises du secteur de l'huile de palme brute ont également connu des fluctuations importantes : Taicheng Optoelectronics a progressé de plus de 12 %, Zhongjing Electronics a atteint sa limite de hausse journalière, et Tianzhun Technology, Shijia Photonics, Dekel et Liante Technology ont toutes gagné plus de 6 %.

Limite de bande passante : plus la puissance de calcul est importante, plus le goulot d’étranglement est évident.

L'entraînement des modèles d'IA ne se limite plus à une seule puce ou un seul serveur, mais s'effectue sur des réseaux à grande échelle composés de racks et de modules. Dans cette architecture, les performances globales du système dépendent non seulement de l'efficacité de la connexion entre le processeur et la mémoire, mais aussi, et surtout, de la vitesse de transfert des données entre les racks.

Les données montrent que la puissance de calcul augmente d'environ trois fois tous les deux ans, tandis que la bande passante d'interconnexion n'augmente que d'environ 1,4 fois au cours de la même période.

Cet écart est à l'origine du « mur de la bande passante ». Les interconnexions électriques traditionnelles en fil de cuivre conservent un avantage en termes de coût sur les courtes distances, mais à mesure que les vitesses et les distances de transmission augmentent, la perte de signal et la consommation d'énergie augmentent fortement, nécessitant des circuits de compensation de plus en plus complexes, et la latence augmente également.

Dans son article, Kyusang Lee souligne sans détour : « Même si les puces informatiques deviennent plus puissantes, les performances globales du système ne pourront être améliorées si la transmission de données entre les puces ne suit pas. Remplacer les interconnexions en cuivre, qui présentent des limitations physiques intrinsèques, par des interconnexions optiques est la voie la plus prometteuse pour parvenir à une évolutivité future. »

CPO : Intégration du moteur optique dans un boîtier de processeur

L'idée centrale du CPO est d'intégrer un émetteur-récepteur optique (TRx) dans le même boîtier que le processeur, permettant aux puces d'échanger des données à l'aide de signaux optiques au lieu de signaux électriques longue distance.

Seunghoon Hong l'a décrit ainsi : « CPO change fondamentalement la façon dont les données circulent dans les systèmes d'IA, éliminant l'un des plus grands obstacles à l'augmentation de la puissance de calcul. »

Plus précisément, la technologie CPO (Convergence Power Ops) réduit au minimum la distance de transmission des signaux électriques à haut débit en remplaçant le trajet restant par une liaison optique. Ceci préserve l'efficacité des interconnexions électriques internes du boîtier tout en tirant parti des faibles pertes de la lumière pour assurer une transmission à haut débit entre les puces, les racks et les clusters, et offre une meilleure résistance aux interférences électromagnétiques.

Le document définit des spécifications techniques claires pour la prochaine génération d'infrastructures d'IA : une bande passante supérieure à 100 Tb/s par nœud, une consommation d'énergie inférieure à 1 pJ/bit et une latence inter-puces inférieure à 10 nanosecondes.

L'article décrit également l'évolution du CPO, des configurations de couches intermédiaires 2D et 2,5D à l'empilement hétérogène 3D, et énumère les principaux défis techniques qui doivent être surmontés pour un déploiement commercial.

Un objectif à plus long terme : étendre la lumière aux interfaces mémoire

Cet article propose une vision à long terme visant à étendre les interconnexions optiques aux interfaces mémoire – une idée architecturale qui va plus loin que le débat actuel sur les CPO.

Dans les solutions existantes, les interconnexions optiques servent principalement à la transmission de données entre les processeurs et entre les racks. L'architecture proposée, axée sur l'optique, connecte quant à elle directement le pool de ressources processeur (pool XPU) et le pool de ressources mémoire via un interposeur photonique.

L'intérêt pratique de cette architecture réside dans le fait que plusieurs accélérateurs d'IA peuvent partager un vaste pool de mémoire, au lieu que chaque accélérateur dispose de sa propre mémoire indépendante. Ceci améliore non seulement l'efficacité de l'utilisation de la mémoire, mais confère également à l'infrastructure d'IA une plus grande flexibilité d'évolution à mesure que la taille du modèle augmente.

Kyusang Lee a déclaré : « L'extension des interconnexions optiques aux interfaces mémoire permettra de surmonter les limitations physiques des puces informatiques, supprimant ainsi les contraintes liées à la capacité de mémoire et au nombre de connexions électriques. »

Hong a ajouté : « Le principal avantage réside dans l’amélioration de l’efficacité du transfert de données, ce qui permet aux systèmes d’IA de s’adapter avec plus de flexibilité. Cela offre en fin de compte aux clients les bases nécessaires pour exploiter leur infrastructure d’IA plus efficacement. »

Des fournisseurs de HBM aux participants à l'architecture système

La mémoire HBM a résolu le problème de la bande passante mémoire au sein des accélérateurs d'IA, un atout concurrentiel majeur pour SK Hynix ces dernières années. La publication de la feuille de route CPO témoigne de l'extension de la stratégie technologique de l'entreprise, des composants individuels à l'architecture système.

Dans l'interview, Hong a clairement exprimé ce changement : « Les entreprises spécialisées dans la mémoire évoluent, passant de la fourniture de composants individuels à un rôle de partenaire contribuant à améliorer la compétitivité des systèmes complets de leurs clients grâce à des technologies telles que le CPO. »

Kyusang Lee a également souligné que la collaboration entre le monde universitaire et l'industrie est indispensable dans ce processus : « Le monde universitaire excelle dans le dépassement des limites de la performance, tandis que l'industrie comprend les exigences pratiques d'un déploiement à grande échelle, notamment le rendement de production, les coûts, la dissipation thermique et la chaîne d'approvisionnement. La combinaison de ces deux perspectives est essentielle à l'élaboration d'une feuille de route réalisable. »

Il a également reconnu que la commercialisation reste confrontée à des défis importants : « De l’intégration de dispositifs photoniques basse consommation au développement de protocoles de cohérence et à l’amélioration de la fiabilité du système, les défis demeurent considérables. La clé réside dans la conception conjointe des dispositifs de mémoire avec les contrôleurs, les composants photoniques et le conditionnement, au sein d’un système intégré. »

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